? ? 2021年，代工厂正在加紧各自5nm甚至3nm先进工艺的历程 。与此同时，下游芯片商又必需在基于哪种工艺设计下一代芯片做出决议 。这就可能影响到在3nm是延续现有的FinFET生长，照旧在3nm或2nm接纳最新的环栅晶体管手艺 。未来，随着FinFET能力的耗尽，芯片制造商还必需转移到纳米片FET等更先进的环栅手艺…
? ? 从2007年高通首款接纳65nm工艺的骁龙S1面世，到2021年即将问世的5nm工艺的骁龙875，处理器工艺节点实现了数代演进，性能、功耗、面积和本钱都取得重大生长 。
? ? 有新闻指出，在经由两代7nm节点产品（骁龙855和865）由台积电（TSMC）生产后，2021年，高通首款搭载5nm工艺的骁龙875将转交三星生产 。与此同时，苹果的iPhone 12系列和iPad Air 2020中的A14 Bionic，以及华为Mate 40系列中所接纳的麒麟9000芯片组，则都接纳TSMC最新的5nm工艺生产 。
? ? 一方面，代工厂正在加紧各自5nm工艺的市场历程，另一方面，下游芯片商又必需在基于5nm工艺设计下一代芯片，照旧转向3nm或更先进节点之间做出决议 。图1：台积电工艺节点蹊径图 。（图片泉源：WikiChip）? ? 这就可能影响到在3nm节点是延续现有的FinFET手艺生长，照旧在3nm或2nm节点接纳最新的环栅晶体管（GAAFET）手艺 。GAAFET是从FinFET演变而来，这种新晶体管可提供更好的性能，可是难以制造、价钱腾贵，因此迁徙起来就可能很痛苦 。从好的方面来说，业界正在开发新的蚀刻、图案化等手艺，以资助向这些节点生长铺平蹊径 。
图2：平面晶体管、FinFET与纳米片FET三者比照 。（图片泉源：三星）
微型化是否走到了止境？
? ? 芯片由三部分组成：晶体管、触点和互连 。晶体管用作器件中的开关 。高级芯片拥有多达350亿个晶体管 。
? ? 互连位于晶体管的顶部，由细小的铜布线计划组成，用于将电信号从一个晶体管传输到另一个晶体管 。晶体管和互连之间通过中心工序（MOL）毗连，MOL由细小的接触结构组成 。
? ? IC微型化是推进设计的古板要领，它是将每个工艺节点的晶体管规格缩小，然后将其集成到单个裸片上 。
? ? 因此，芯片制造商每18到24个月就会通过晶体管密度的提高而推出一种新工艺手艺 。每种工艺都会取一个数字节点名称 。最初，节点名称与晶体管栅极长度尺寸相关 。
? ? 在每个节点上，芯片的晶体管规格都是微缩0.7倍，这样，在相同的功率下性能就提高40%，面积就镌汰50% 。芯片微型化手艺让新的电子产品实现了更多功效 。
芯片制造商在迈向各个工艺节点的历程中都遵照这个趋势 。可是，到20nm时，古板的平面晶体管就行欠亨了，这时就爆发了很大的改变 。从2011年最先，芯片制造商最先向FinFET迁徙，从而延续摩尔定律的生长 。
? ? 然而，FinFET制造起来更烧钱 。效果，工艺研发本钱猛增 。因此，现在完全微缩节点的节奏从18个月延伸到了30个月，甚至更长 。
? 在高级节点上，英特尔继续遵照0.7倍的微缩趋势 。可是从16nm/14nm最先，其他厂商偏离了这个趋势，这就在市场上造成了一定杂乱 。
图3：全球高级工艺密度比照 。
? ? 那时，节点名称变得模糊，不再与任何晶体管规格相关 。今天，节点名称只不过是市场术语，这个指标变得越来越没有意义和具有误导性 。例如，在5nm或3nm节点，几何图形不再是5nm或3nm 。别的，供应商之间的工艺通用性大大降低 。关于统一节点，从台积电到三星，尚有英特尔，性能不再相同 。
? ? 高级节点的微型化速率也在放缓 。通常，7nm工艺的接触式多晶间距（CPP），其规模从56nm至57nm，金属间距为40nm 。到5nm，CPP约为45nm-50nm，金属间距为26nm 。CPP是一个要害的晶体管指标，用于怀抱源极和漏极触点之间的距离 。
? ? 另外，价钱/性能优势不再遵照相同的曲线，因此许多人都以为摩尔定律已走到了止境 。
? ? 随着多重图案和EUV本钱的增添，摩尔定律的经济方面最先下降 。未来，盘算能力的提高可能来自新的设计和系统结构而不是微型化 。也即未来芯片的盘算能力将会继续提高，但其本钱的下降速率纷歧定再与已往相同 。
图4：光刻原理 。
? ? 芯片微型化并没有完全消逝 。人工智能、效劳器和智能手机等对更快芯片的追求推动了高级节点的生长 。可是，并不是所有人都需要高级节点 。成熟工艺芯片的需求仍然兴旺，例如5G智能手机中所使用的RF IC和OLED驱动器IC，以及面向盘算和固态驱动器应用设计的电源治理IC 。
? ? FinFET微型化
? ? 同时，在芯片微型化方面，多年来芯片制造商都遵照相同的工艺蹊径图，并且晶体管类型相同 。2011年，英特尔在22nm转向FinFET，其他代工厂则是从16nm/14nm最先 。
? ?在FinFET中，电流的控制是通过在鳍片的三个侧面划分制造栅极而实现的 。每个FinFET具有两到四个鳍 。每个鳍片都有差别的宽度、高度和形状 。
? ? 英特尔第一代22nm FinFET的鳍片间距为60nm，鳍片高度为34nm 。然后，在14nm，英特尔FinFET的鳍片间距和高度都酿成42nm 。
? ? 因此，英特尔是通过将鳍片做高做薄来实现FinFET的微型化 。
? ? 在10nm/7nm上，芯片制造商遵照相同的要领来实现FinFET微型化 。台积电在2018年推出了首个7nm FinFET工艺，随后是三星 。同时，英特尔在履历了一再延误后于2019年实现10nm出货 。
? ? 未来，代工行业的竞争将越发强烈 。三星和台积电正在加大5nm和种种半节点产品的生产和3nm的研发 。
? ? 与7nm相比，三星的5nm FinFET手艺可将逻辑面积最多增添25%，功耗降低20%，性能提高10% 。
? ? 相比之下，TSMC的5nm FinFET工艺在相同的功耗下速率提高15%，或者在相同速率下功耗降低30%，逻辑密度为7nm节点的1.84倍 。
? ? 芯片制造商在7nm和5nm节点举行了一些重大改变 。为了对芯片中的要害特征实现图案化，两家公司从古板的193nm光刻手艺过渡到了极紫外（EUV）光刻手艺 。使用13.5nm波长的EUV可以对此举行简化 。
? ? 但EUV不可解决芯片微缩方面的所有挑战 。解决这些挑战需要使用多种手艺，除了微型化外，还包括新质料的使用、新型嵌入式非易失性存储器和高级逻辑架构、沉积和蚀刻新要领，以及封装和小芯片设计的立异 。
? ? 同时，三星和台积电也在默默准备3nm工艺 。已往，芯片制造商遵照相同的蹊径，可是今天却泛起了不同 。
? ? 3nm可能有几种差别的计划，例如FinFET和环栅 。这样客户就可以凭证自己的需求在本钱、密度、功耗和性能方面做出权衡 。
? ? 如前所述，三星将推出3nm的纳米片FET 。台积电也在对此举行研究，但其妄想将FinFET延续到下一代 。该公司将在2021年第三季度推出3nm FinFET，环栅则是在2022或2023年左右 。对此，下游芯片商必需在本钱和手艺之间做出折衷 。延续FinFET是一条更清静的途径，因此许多芯片商以为台积电是一家低危害供应商 。
? ? 不过，在某种水平上，环栅手艺可提供更高的性能 。据悉，与3nm FinFET相比，3nm环栅具有较低的阈值电压，并且有可能将功耗降低15%至20% 。可是，由于MOL和后道工序（BEOL）相同，因此性能差别可能会低于8% 。BEOL和MOL是高级芯片的瓶颈，接触电阻是MOL中的一个问题 。
? ? BEOL用于实现芯片内的铜互连 。在每个节点，由于互连尺寸变得越来越小，芯片中的阻容（RC）延迟问题变得严重 。虽然FinFET和环栅晶体管类型差别，但它们在3nm可能具有类似的铜互连计划 。RC延迟关于两种晶体管都是一个问题 。
? ? 尚有其他挑战 。当鳍片宽度抵达5nm时，FinFET就行欠亨了 。5nm/3nm FinFET遇到了这个极限 。
? ? 另外，与其他节点有两个或更多鳍片相比，3nm FinFET可能只有一个鳍片 。这就对鳍片的驱动功率提出更高的要求 。
? ? 将FinFET扩展到3nm的一种要领是使用锗质料作为p沟道 。具有高迁徙率沟道的3nm FinFET可提高性能，但保存一些集成挑战 。
? ? 转向纳米片FET
? ? 最终，FinFET微型化将会阻止，因此芯片制造商必需转移到新的晶体管，即纳米片FET或相关类型 。
? ? 纳米片FET的势头始于2017年，其时三星推出了3nm的多桥沟道FET（MBCFET）——MBCFET是一种纳米片FET（纳米片FET又是一种环栅晶体管） 。其量产定于2022年最先 。
? ? 台积电也在研究纳米片 。与5nm FinFET相比，纳米片提供了适当的微缩，并且具有一些优势 。
? 纳米片FET的侧面基本上是个FinFET，然后栅极包裹在其周围 。纳米片由几个脱离的、笔直堆叠的水平薄片组成 。每个薄片形成一个沟道 。
? ? 栅极围绕在每个薄片周围，从而形成环栅晶体管 。从理论上讲，由于电流的控制是在这种结构的四个侧面完成的，因此纳米片FET可以提供更高的性能，并且泄电更少 。
? ? 最初，纳米片会有四个左右的薄片 。典范的纳米片宽度为12nm至16nm，厚度为5nm 。这就是纳米片差别于FinFET的地方 。FinFET用有限数目的鳍片举行量化，这对设计职员提出了一些限制 。纳米片的优势在于它可以具有差别的纳米片宽度 。凭证设计职员的需求，每个器件可以具有差别的宽度 。这为设计职员提供了一些自由，并能在性能和功耗方面实现更好的平衡 。
? ? 例如，具有较宽薄片的晶体管可以实现更大的驱动电流 。具有较窄的薄片可以实现较小的器件，可是驱动电流较小 。
? ??纳米片与纳米线有关 。纳米线是用电线而非薄片形成沟道，沟道宽度有限，因此驱动电流较小 。
? ??这就是纳米片FET蒸蒸日上的缘故原由 。可是，在3nm左右，这项手艺和FinFET面临一些挑战 。FinFET面临的挑战是在微缩栅极长度的情形下对鳍片宽度和鳍片轮廓举行量子控制 。纳米片面临的挑战是n/p失衡、底片效率、距离层、栅极长度控制和器件笼罩率 。
? ??思量到这些挑战，纳米片FET将需要时间来加速 。
? ??在简朴的工艺流程中，纳米片FET最先于在衬底上形成超晶格结构 。外延工具在衬底上交替沉积多层硅锗（SiGe）和硅质料——至少包括三层SiGe和三层硅 。然后使用图案化和蚀刻在超晶格结构中形成笔直鳍，超晶格结构和鳍片形成需要准确的CD控制 。
? ??随后的工序就较量贫困了：内距离层的形成 。首先要使超晶格结构中的SiGe层的外部凹陷 。这样就能爆发小空间而充满电介质质料 。内距离层用于镌汰栅极到源极/漏极的电容，其制程控制很是要害 。
? ??作为解决计划，IBM和东电电子（TEL）最近面向内距离层和沟道释放历程揭晓了一种新蚀刻手艺 。涉及比率为150:1的各向同性SiGe干法蚀刻手艺 。这项手艺可实现准确的内距离层 。
? ??然后就可以形成源极/漏极 。再然后，使用蚀刻工艺去除超晶格结构中的SiGe层，所剩下的是组成沟道的硅下层或者片 。
? ??高k/金属栅质料沉积在这一结构中 。最后，形成MOL和铜互连，从而形成纳米片 。
? ??上述即为这个重大历程的简朴形貌 。可是，与任何新手艺一样，纳米片也容易泛起缺陷，这需要在晶圆厂举行更多的检查和怀抱 。
更多计划
? ??Imec正在研发更先进的环栅形式，例如CFET和forksheet FET，它们的目的是2nm及以后 。
图5：晶体管结构进化蹊径图 。
? ??届时，关于大大都人来说，IC微型化可能就太烧钱了，特殊是保存功耗和性能优势的降低 。这就是高级封装手艺变得越来越有吸引力的缘故原由 。不是将所有芯片功效都塞在统一个裸片上，而是将器件剖析成更小的裸片，然后将它们集成到高级封装中 。
? ??虽然，这取决于应用 。纵然在深亚微米节点，也会泛起更多这类运动 。有许多公司正在研究它，在决议有哪些内容不可或不希望在5nm上集成，也即研究怎样对系统举行支解 。
? ??这不是那么容易 。别的，尚有几种封装计划可以选择，例如2.5D、3D IC，小芯片和扇出，它们各有各的折衷 。
总结
? ??可以一定地说，并不是所有人都需要高级节点 。可是无疑，苹果、海思、英特尔、三星和高通都需要种种先进手艺 。
? ??消耗者希望拥有性能更高、最新最好的系统 。最大的问题是，下一代手艺是否能以合适的本钱提供任何真正的优势 。