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一款芯片从构想到完成是怎样的历程？

宣布日期：

2020-11-11

浏览次数：

271

? ? 一颗芯片从无到有，从有需求到最终应用，履历的是一个漫长的历程，作为人类科技巅峰之一的芯片，凝聚了人们的智慧，而芯片工业链也是极其重大的，在此，我大致把它归为四个部分（市场需求--芯片设计--芯片制造--测试封装），然后再逐一的做详细先容。

一款芯片从构想到完成是怎样的历程？

? ?市场需求

? ? 这个无需多讲，现在芯片应用已经渗透到我们生涯的方方面面，早晨上班骑的共享单车，到公司刷的IC卡，事情时偷偷地打游戏，手机卡了还要换更快的手机，可以说IC的市场需求一直都在。

一款芯片从构想到完成是怎样的历程？

? ?芯片设计

? ? 芯片设计又可以分为两部分，芯片前端设计和芯片后端设计，整体流程如下图：

一款芯片从构想到完成是怎样的历程？

? ? 芯片前端设计

? ? 前端设计也就是从输入需求到输出网表的历程：主要分为以下六个办法：

RTL设计
验证
静态时序剖析
笼罩率
ASIC逻辑综合

? ?时序剖析和验证时泛起的过失可能需要重复重做前面几步才华解决，是一个多次迭代优化的历程。

? ?下面我来仔细先容一下这六个办法。

? ? 1、RTL设计

? ? 在设计之前我们先要确定芯片的工艺，好比是选择TSMC照旧SMIC，是7nm，照旧5nm，而工艺的选择也是受许多因素的制约（如下图），而芯片工艺的选择，就是对这些因素的权衡。

一款芯片从构想到完成是怎样的历程？

? ? IC设计的第一步就是制订Spec，这个办法就像是在设计修建前，要先画好图纸一样，在确定好所有的功效之后在举行设计，这样才不必再花特另外时间举行后续修改。IC 设计也需要经由类似的办法，才华确保设计出来的芯片不会有任何过失。

一款芯片从构想到完成是怎样的历程？

由文档来写RTL

? ? 而用RTL实现的种种功效�？�，来组成一个实现详细功效的IP，SOC芯片最终由SOC integration工程师把各个IP集成到一起。

? ? IP又分为模拟IP和数字IP，或允许以做如下的分类：

一款芯片从构想到完成是怎样的历程？

? ? 在芯片功效设计完整后，我们还要做可测性设计DFT（Design For Test）。

一款芯片从构想到完成是怎样的历程？

一款芯片从构想到完成是怎样的历程？

? ? RTL设计最后要做的就是代码的设计规则检查。

? ? 通过lint, Spyglass等工具，针对电路举行设计规则检查，包括代码编写气焰气焰，DFT，命名规则和电路综合相关规则等。

? ? 2、验证

? ? 验证是包管芯片功效准确性和完整性最主要的一环。验证的事情量也是占整个芯片开发周期的50%-70%，响应的，验证工程师与设计工程师的数目或许在2-3:1。

? ? 从验证的条理可以分位：�？榧堆橹�，子系统级验证和系统级验证。

? ? 从验证的途径可以分为：模拟（simulation），仿真和形式验证（formality check）。

一款芯片从构想到完成是怎样的历程？

? ? 3、静态时序剖析（STA）

? ? 静态时序剖析是套用特定的时序模子（timing model）,针对特定电路，剖析其是否违反designer给定的时序限制（timing constraint）。

? ? 现在主流的STA工具是synopsys的Prime Time。

一款芯片从构想到完成是怎样的历程？

时序剖析流程图

? ? 静态时序剖析的作用：

? ? 1.确定芯片最高事情频率

? ? 通过时序剖析可以控制工程的综合、映射、结构布线等环节，镌汰延迟，从而尽可能提高事情频率。

? ? 2. 检查时序约束是否知足

? ? 可以通过时序剖析来审查目的�？槭欠裰阍际�，如不知足，可以定位到不知足约束的部分，并给出详细缘故原由，进一步修改程序直至知足要求。

? ? 3. 剖析时钟质量

? ? 时钟保存颤抖、偏移、占空比失真等不可阻止的缺陷。通过时序剖析可以验证其对目的�？榈挠跋�。

? ? 4、笼罩率

? ? 笼罩率作为一种判断验证充分性的手段，已成为验证事情的主导。

? ? 从目的上，可以把笼罩率分为两类：

代码笼罩率

? ? 作用：检查代码是否冗余，设计要点是否遍历完全。

? ? 检查工具：RTL代码

功效笼罩率

? ?作用：检查功效是否遍历

? ?检查工具：自界说的container

? ?在设计完成时，要举行代码笼罩率充分性的sign-off, 关于笼罩率未抵达100%的情形，要给出合理的诠释，包管不影响芯片的工能。

? ? 5、ASIC综合

? ? 逻辑综合的效果就是把设计实现的RTL代码翻译成门级网表（netlist）的历程。

? ? 在做综适时要设定约束条件，如电路面积、时序要求等目的参数。

? ? 工具：synopsys的Design compiler, 综合后把网表交给后端。

? ? 至此我们前端的事情就竣事啦

? ? 芯片后端设计

? ? 后端设计也就是从输入网表到输出GDSII文件的历程：主要分为以下六个办法：

逻辑综合
形式验证
时钟数综合
物理实现
时钟树综合-CTS
寄生参数提取
国界物理验证

? ? 1.逻辑综合

? ? 在前端最后一步已经讲过了，在此不做赘述。

? ? 2. 形式验证

验证芯片功效的一致性
不验证电路自己的准确性
每次电路改变后都需验证

? ? 形式验证的意义在于包管芯片设计的一致性，一样平常在逻辑综合，结构布线完成后必需做。

? ? 工具：synopsys Formality

? ? 4. 物理实现

? ? 物理实现可以分为三个部分:

? ? 结构妄想 floor plan

? ?结构 place

? ?布线 route

? ?1、布图妄想floor plan

? ? 布图妄想是整个后端流程中作主要的一步，但也是弹性最大的一步。由于没有标准的最佳计划，但又有许多细节需要考量。

? ? 结构布线的目的：优化芯片的面积，时序收敛，稳固，利便走线。

? ? 工具：IC compiler，Encounter

? ? 布图妄想完效果果图：

一款芯片从构想到完成是怎样的历程？

? ?结构

? ? 结构即摆放标准单位，I/O pad，宏单位来实现个电路逻辑。

? ? 结构目的：使用率越高越好，总线长越短越好，时序越快越好。

? ? 但使用率越高，布线就越难题；总线长越长，时序就越慢。因此要做到以上三个参数的最佳平衡。

? ? 结构完效果果图：

一款芯片从构想到完成是怎样的历程？

? ? 3、布线

? ? 布线是指在知足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电性能约束条件下，凭证电路的毗连关系，将各单位和I/O pad用互连线毗连起来。

一款芯片从构想到完成是怎样的历程？

? ? 5.时钟树综合——CTS
? ? Clock Tree Synthesis，时钟树综合，简朴点说就是时钟的布线。

? ? 由于时钟信号在数字芯片的全局指挥作用，它的漫衍应该是对称式的连到各个寄存器单位，从而使时钟从统一个时钟源抵达各个寄存器时，时钟延迟差别最小。这也是为什么时钟信号需要单独布线的缘故原由。

一款芯片从构想到完成是怎样的历程？

? ? 6. 寄生参数提取
? ? 由于导线自己保存的电阻，相邻导线之间的互感,耦合电容在芯片内部会爆发信号噪声，串扰和反射。这些效应会爆发信号完整性问题，导致信号电压波动和转变，若是严重就会导致信号失真过失。提取寄生参数举行再次的剖析验证，剖析信号完整性问题是很是主要的。

? ? 工具Synopsys的Star-RCXT

? ? 7.国界物理验证

? ? 这一环节是对完成布线的物理国界举行功效和时序上的验证，或许包括以下方面：

? ? LVS（Layout Vs Schematic）验证：简朴说，就是国界与逻辑综合后的门级电路图的比照验证；

? ? DRC（Design Rule Checking）：设计规则检查，检查连线间距，连线宽度等是否知足工艺要求；

? ? ERC（Electrical Rule Checking）：电气规则检查，检查短路和开路等电气规则违例；

? ? 现实的后端流程还包括电路功耗剖析，以及随着制造工艺一直前进爆发的DFM（可制造性设计）问题等。

? ? 物理国界以GDSII的文件名堂交给芯片代工厂（称为Foundry）在晶圆硅片上做呈现实的电路。

一款芯片从构想到完成是怎样的历程？

GDSII效果国界

? ? 最后举行封装和测试，就获得了我们现实望见的芯片。

一款芯片从构想到完成是怎样的历程？

? ? 芯片设计的流程是纷沉重大的，从设计到流片耗时长（一年甚至更久），流片本钱高，一旦发明问题还要迭代之前的某些历程

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